计算机组成原理
1 选择题
1.1 存储单元是指（D. 存放一个存储字的所有存储元集合）。
- A. 存放一个字节的所有存储元集合
- B. 存放一条指令的存储元集合
- C. 存放一个二进制信息位的存储元集合
- D. 存放一个存储字的所有存储元集合
1.2 在 CPU 中，跟踪后继指令地址的寄存器是（B. 程序计数器）。
- A. 状态条件寄存器
- B. 程序计数器
- C. 指令寄存器
- D. 地址寄存器
1.3 程序访问的局部性原理是建立（D. 存储器层次结构）的依据。
- A. 操作系统
- B. 缓冲
- C. 数据读写
- D. 存储器层次结构
1.4 计算机使用总线结构的主要优点是便于实现积木化，同时（C. 减少了信息传输线的条数）。
- A. 减少了信息传输量
- B. 提高了信息传输的速度
- C. 减少了信息传输线的条数
- D. 加重了 CPU 的工作量
1.5 在采用 DMA 方式的 I/O 系统中，其基本思想是在下列（C. 主机与外围设备）部件与部件之间建立直接的数据通路。
- A. CPU 与存储器
- B. 外设与外设
- C. 主机与外围设备
- D. CPU 与主存
1.6 浮点数的表示范围和精度取决于（A. 阶码的位数和尾数的位数）。
- A. 阶码的位数和尾数的位数
- B. 阶码采用的编码和尾数的位数
- C. 阶码采用的编码和尾数采用的编码
- D. 阶码的位数和尾数采用的编码
1.7 DRAM 与 SRAM 相比，下列错误的是（B. DRAM 芯片的控制比 SRAM 芯片复杂）。
- A. CPU 的地址线和数据线的引脚应按照构成其主存的 DRAM 芯片的要求进行设计
- B. DRAM 芯片的控制比 SRAM 芯片复杂
- C. 对于相同字长和容量的芯片，DRAM 芯片的引脚数量比 SRAM 芯片的要少
- D. DRAM 的集成度高于 SRAM，但读写速度低于 SRAM
1.8 两补码数相加，采用 1 位符号位，当满足下列（C. 符号位进位和最高数位进位异或结果为 1）条件时表示结果溢出。
- A. 符号位进位和最高数位进位异或结果为 0
- B. 符号位有进位
- C. 符号位进位和最高数位进位异或结果为 1
- D. 符号位为 1
1.9 指令系统中采用不同寻址方式的目的主要是（A. 提高编程灵活性、扩大寻址空间、缩短指令长度）。
- A. 提高编程灵活性、扩大寻址空间、缩短指令长度
- B. 实现存储程序和程序控制
- C. 可直接访问外存
- D. 提供扩展操作码并降低指令译码难度性
1.10 外部设备提出中断请求的条件是（C. 外设工作完成和系统允许）。
- A. CPU 开发中断系统
- B. 总线空闲
- C. 外设工作完成和系统允许
- D. 一个 CPU 周期结束
1.11 当-1<x<0 时，[x]原=（A. 1-x）。
- A. 1-x
- B. x
- C. 2+x
- D. (2 - 2－n) - |x|
1.12 交叉存储器实质上是一种（A. 模块式）存储器，它能（A.并行）执行（A.多个）独立的读写操作。
- A. 模块式，并行，多个
- B. 模块式，串行，多个
- C. 整体式，串行，多个
- D. 整体式，并行，一个
1.13 冯·诺依曼机工作方式的基本特点（C. 按地址访问并顺序执行指令）。
- A. 存储器按内容选择地址
- B. 堆栈操作
- C. 按地址访问并顺序执行指令
- D. 多指令流单数据流
1.14 磁盘转速提高一倍，那么（C. 平均TV时间减1/2）。
- A. 平均TS时间减1/2
- B. 存储密度可以提高一倍
- C. 平均TV时间减1/2
- D. 平均存取时间减 1/2
1.15 当有中断源发出请求时，CPU 可执行相应的中断服务程序，则提出中断请求的可以是（D. 外部事件）。
- A. 通用寄存器
- B. 专用寄存器
- C. cache
- D. 外部事件
1.16 设浮点数的基数 R=8，尾数用模 4 补码表示，则规格化的数为（A. 11.101010）。
- A. 11.101010
- B. 10.111000
- C. 01.000111
- D. 11.111101
1.17 在定点运算器中，无论采用双符号位还是采用单符号位，都必须要有溢出判断电路，它一般用（C. 异或门）来实现。
- A. 与非门
- B. 或非门
- C. 异或门
- D. 与或非门
1.18 计算机总线中地址线的作用（B. 用于选择指定存储器单元和 I/O 设备接口电路的地址）。
- A. 起到多路复用的作用
- B. 用于选择指定存储器单元和 I/O 设备接口电路的地址
- C. 由设备向主机提供地址
- D. 只用于选择存储单元
1.19 立即寻址是指（B. 指令中直接给出操作数）。
- A. 指令中直接给出操作数地址
- B. 指令中直接给出操作数
- C. 指令中间接给出操作数
- D. 指令中间接给出操作数地址
1.20 输入输出指令的功能是（C. 进行 CPU 与 I/O 设备之间的数据传送）。
- A. 进行算术运算和逻辑运算
- B. 进行主存与 CPU 之间的数据传送
- C. 进行 CPU 与 I/O 设备之间的数据传送
- D. 改变程序执行的顺序
1.21 若 Cache 命中率 0.98，Cache 比主存快的 4 倍，主存存取周期为 200ns，则平均访问时间为（54ns）。
- A. XXns
- B. XXns
- C. XXns
- D. XXns
Cache的命中率为0.98，Cache比主存快4倍，主存存取周期为200ns。计算平均访问时间的过程如下：
确定Cache和主存的存取时间：
- 主存存取周期为200ns。
- Cache比主存快4倍，因此Cache的存取时间为200ns / 4 = 50ns。
计算未命中时的访问时间：
- 未命中时需要先访问Cache（50ns），然后访问主存（200ns），因此未命中时的总时间为50ns + 200ns = 250ns。
计算平均访问时间：
- 命中时的访问时间为50ns，未命中时的访问时间为250ns。
- 平均访问时间 = 命中率 × 命中时间 + 未命中率 × 未命中时间
- 代入数据：平均访问时间 = 0.98 × 50ns + (1 - 0.98) × 250ns
- 计算得：0.98 × 50 = 49ns，0.02 × 250 = 5ns，总和为49ns + 5ns = 54ns。
最终答案为：
$$
\boxed{54} ns
$$
1.22 对计算机的软、硬件资源进行管理，是（B. 操作系统）的功能。
- A. 数据库管理系统
- B. 操作系统
- C. 语言处理程序
- D. 用户程序
1.23 RAM 芯片容量为 1024×8 位，除电源端和接地端外，连同片选和读/写信号该芯片引出腿的最小数目为？。
- A. 19
- B. 20
- C. 17
- D. 23
1.24 DMA 传输方式中，周期挪用是窃取一个（C. 存储周期）作为 DMA 传输周期。
- A. CPU 周期
- B. 指令周期
- C. 存储周期
- D. 总线周期
1.25 进程与程序的本质区别在于（A. 程序是静态概念，进程是动态概念）。
- A. 程序是静态概念，进程是动态概念
- B. 程序是动态概念，进程是静态概念
- C. 程序顺序执行，进程并发执行
- D. 程序保存在文件中，进程存放在内存中
1.26 为使虚拟系统有效地发挥其预期的作用，所运行的程序应具有的特性是（A. 该程序应当具有较好的局部性）。
- A. 该程序应当具有较好的局部性
- B. 该程序不应含有过多的 I/O 操作
- C. 该程序的大小不应超过实际的内存容量
- D. 该程序的指令相关不应过多
1.27 某计算机字长为 16 位，其存储容量为 2MB，若按半字编址，它的寻址范围是（C. 0～2M-1）。
- A. 0～4M-1
- B. 0～8M-1
- C. 0～2M-1
- D. 0～1M-1
1.28 一个四体并行低位交叉存储器，每个模块的容量是 64K×32 位，存储周期为 200ns，在下述说法中（D. 在 200ns 内，存储器能向 CPU提供 128 位二进制信息）是正确的。
- A. 在 50ns 内， 每个模块能向 CPU 提供 32 位二进制信息
- B. 在 50ns内， 每个模块能向 CPU 提供 64 位二进制信息
- C. 在 200ns 内，存储器能向 CPU 提供 256 位二进制信息
- D. 在 200ns 内，存储器能向 CPU提供 128 位二进制信息
1.29 在下列各种情况中，应采用异步传输方式的是（D. I/O 接口与打印机交换信息）。
- A. CPU 与 PCI 总线交换信息
- B. CPU 与存储器交换信息
- C. CPU 与 I/O 交换信息
- D. I/O 接口与打印机交换信息
2 填空题
2.1 存储系统可以从（性能）、（容量）、（可靠性）三个方面来评定。
2.2 在数据传送方式中，若主机与设备串行工作，则采用（程序查询）方式；若主机与设备并行工作，则采用（中断）方式；若主程序与设备并行工作，则采用（DMA）方式。
2.3 提高存储系统的速度最有效的方法是（使用更快的存储介质）。
2.4 磁表面存储器的主要部件是（磁盘或磁带）， 它可以看做一种（数据）转换部件。
2.5 编码最小距离 L，检测错误的位数 D，纠正错误的位数 C 之间应该满足的关系是？
$$
D=L-1, \quad C=\left\lfloor \frac{L-1}{2}\right\rfloor
$$
2.6 芯片内有 256 个单元，单译码方式有（256）条输出线；双译码方式有（16）条输出线。
2.7 CPU 响应中断时需要保存当前现场，这里的现场指的是（程序计数器）和（寄存器）的内容，它们被保存到（堆栈）中；保存现场之前需要（关闭）中断。
2.8 CPU 从主存取出一条指令并执行该指令的时间叫做（指令周期），它常用若干个（机器周期）来表示，而后者又包括若干个（时钟周期）。
2.9 异步方式下， 通过（应答）信号相互联络。
2.10 寄存器的位数由 （字长）决定。
2.11 我国自主研究的微处理器是 （龙芯）采用 （LoongArch）架构。
2.12 下面 4 种方式优先级为：通道方式 > DMA方式 > 中断方式 > 程序查询方式。（DMA 方式 程序查询方式 中断方式 通道方式）
2.13 流水线相关性包括哪三类： （结构相关）、 （数据相关）、 （控制相关）？
2.14 进行海明码校验，则检测位 k 应满足（2^k ≥ 数据位 n + k + 1） 。
2.15 在集中控制方式中， （链式查询）对电路最敏感， （独立请求）响应时间最快。
2.16 计算机系统的层次结构中，位于硬件系统之外的所有层级结构统称为（虚拟机）。
2.17 浮点数规格化形式，即规定尾数M的最高数位必须是一个有效值，则 M 的范围为 （*1/2 ≤ |M| < 1即原码/补码正数，或 -1 ≤ M < -1/2 即补码负数*）。
2.18 建立高速缓冲存储器的理论依据是 （程序访问的局部性原理）。
2.19 设计指令时，对指令系统性能的要求包括 （完备性）、 （有效性）、 （规整性）、兼容性。
2.20 补码加减法中，符号位作为数的一部分参加运算， （最高位的进位）要丢掉。
2.21 4 体交叉存储器是一种 （多模块并行）存储器，它有 （4）个存储模块，每个模块有它自己的地址寄存器和 （数据寄存器）。
2.22 动态存储单元以电荷的形式将信息存储在电容上，由于电路中存在 （漏电），因此需要定期的不断地进行 （刷新）。
3 判断题
3.1 决定计算机计算精度的主要技术指标是计算机的字长。（正确）
解析：字长决定了计算机处理数据的位数，直接影响计算精度，字长越长，精度越高。
3.2 在 Cache 的替换算法中通常采用 FIFO 算法比采用 LRU 算法命中率高。（错误）
解析：LRU（最近最少使用）算法通常比FIFO（先进先出）算法命中率更高，因为LRU更符合程序局部性原理。
3.3 USB 提供的 4 条连线中有 2 条信号线，每一条信号线可以连通一台外设，因此在某一时刻，可以同时有 2 台外设获得 USB 总线地控制权。（错误）
解析：USB虽然有两根数据线（D+和D-），但采用主从结构，同一时刻只能有一台设备与主机通信。
3.4 内部总线是指 CPU 内部连接一个逻辑部件的一组数据传输线，由三态门和多路开关来实现。（正确）
解析：内部总线通过三态门和多路开关实现数据传输控制，确保各部件分时共享总线。
3.5 在计算机中，存储器是数据传送的中心，但访问存储器的请求是由 CPU 或 I/O 所发出的。（正确）
解析：CPU和I/O设备均可发出访问存储器的请求，如DMA模式下I/O直接与存储器交互。
3.6 DMA 控制器和 CPU 可以同时使用总线。（错误）
解析：DMA控制器和CPU不能同时使用总线，DMA需通过总线仲裁机制分时占用总线。
3.7 CPU 响应中断后可以立即响应优先级更高的中断请求。（错误）
解析：CPU响应中断后通常关闭中断（除非支持嵌套），优先级更高的中断需等待当前中断处理完成。
3.8 大多数微型机的总线由 AB、DB 和 CB 组成，因此，它们是三总线结构。（错误）
解析：地址总线（AB）、数据总线（DB）、控制总线（CB）属于单总线结构的组成部分，而非独立的三总线结构。
3.9 计算机指令是指挥 CPU 进行操作的命令，指令通常由操作码和操作数组成。（正确）
解析：指令由操作码（操作类型）和操作数（操作对象）组成，是计算机执行的基本单位。
3.10 将补码的符号位改用多位表示，就变成变形补码，一个用双符号位表示的变形补码是 01.1101 是正数。（错误）
解析：变形补码双符号位为01时表示正溢出，但数值符号由高位符号位决定，此时仍为正数。但题目描述“01.1101是正数”正确，但“变形补码的符号位改用多位”易引发歧义，综合判断为错误。
3.11 新设计的 RISC 为实现其兼容性，是从原来 CISC 的指令系统中挑选一部分简单指令实现。（正确）
解析：RISC设计通过精简CISC指令集，保留常用简单指令以实现兼容性。
3.12 多体交叉存储器主要解决扩充容量的问题。（错误）
解析：多体交叉存储器通过并行访问提高带宽，主要解决速度问题，而非容量扩展。
3.13 所有进位计数制，其整数部分最低位的权都是 1。（正确）
解析：任何进制整数部分最低位的权均为基数的0次方（如2⁰=1、10⁰=1），均为1。
3.14 所有的数据传送方式都必须由 CPU 控制实现。（错误）
解析：DMA方式下数据传输由DMA控制器直接控制，无需CPU干预。
3.15 Cache 的功能全由硬件实现。（正确）
解析：Cache的地址映射、替换算法等均由硬件实现，对软件透明。
3.16 CPU 中通常都设置若干个寄存器，这些寄存器与主存统一编址。（错误）
解析：CPU寄存器通过专用指令访问，不与主存统一编址。
3.17 访问这些寄存器的指令格式与访问存储器是相同的 。（错误）
解析：访问寄存器的指令格式通常与访问存储器的指令格式不同。寄存器寻址一般通过操作码直接指定寄存器编号，而存储器访问需要地址计算（如基址+偏移量）。例如，在MIPS架构中，寄存器操作使用R型指令格式，而存储器访问使用I型指令格式，两者的操作码和字段分配均不同。
3.18 在计算机中，客观存在的事物或属性从某个角度看得到，就称为“透明”。（错误）
解析：“透明”指事物存在但对用户不可见，而非“从某个角度看得到”。
3.19 流水线中相关问题是指在一段程序相邻指令之间存在某种关系，它影响指令的并行执行。（正确）
解析：流水线相关问题（如数据相关、控制相关）会阻碍指令的并行执行。
3.20 屏蔽所有的中断源，即为关中断。（正确）
解析：关中断即屏蔽所有中断源，CPU不再响应中断请求。
3.21 DMA 是主存与外设之间交换数据的方式，它也可以用于主存与主存之间交换数据。（错误）
解析：DMA用于外设与主存间的数据传输，主存间数据交换通常由CPU或专用指令完成。
3.22 RISC 的主要设计目标是减少指令数，降低软、硬件开销。（正确）
解析：RISC（精简指令集计算机）的主要设计目标包括减少指令数目和降低软硬件开销。通过简化指令集，RISC降低了硬件设计的复杂度（如使用硬连线控制而非微码），从而减少硬件成本和提高执行效率。同时，规整的指令集使编译器设计更简单（降低软件开销）。虽然提高性能是最终目标，但减少指令数和降低开销是实现这一目标的核心手段。
4 简答题
4.1 什么是总线仲裁？常见的集中仲裁方式有哪些？各有什么特点？
总线仲裁是多设备竞争总线控制权时的协调机制。常见集中仲裁方式：
- 链式查询：优先级固定，电路简单但扩展性差。
- 计数器定时查询：优先级灵活（计数器轮询），复杂度适中。
- 独立请求：并行响应速度快，但硬件成本高。
4.2 如何区分数据信息和控制信息？
- 数据信息：操作对象（如数值、地址），通过数据总线传输。
- 控制信息：管理操作（如读/写、中断），通过控制总线传输，含时序与状态信号。
4.3 能否把缓存的容量扩大，然后取代现在的主存？
不可行。缓存速度快但容量小（成本高），主存容量大且成本低。缓存依赖局部性原理，全容量扩展成本及物理限制大。
4.4 流水线技术如何提高 CPU 效率？其瓶颈是什么？
- 效率提升：指令分段并行执行，提高吞吐率。
- 瓶颈：资源冲突、数据/控制依赖（冒险），及流水线深度限制（填充/排空耗时）。
4.5 在磁盘信息分布中，为什么要引入圆柱面的概念？
圆柱面指多盘片同半径磁道的集合。减少寻道时间，连续数据存于同一柱面不同盘面，磁头仅切换无需移动。
4.6 一次程序中断大致可分为哪些过程？
中断请求 -> 中断判优 -> 保存现场 -> 执行中断服务程序 -> 恢复现场
4.7 补码运算的优点以及溢出检测的方法？
- 优点：统一加减法，符号位参与运算。
- 溢出检测：双符号位（结果符号不一致）或最高位与符号位进位对比。
4.8 吃饭的餐厅，对应的冯·诺依曼体系的五大部件分别是？并思考为什么“全国菜谱标准化”？
- 对应部件：菜单（程序）、服务员（控制器）、厨房（运算器）、菜品（存储器）、传菜（输入/输出）。
- 标准化菜谱：类比程序标准化，确保指令通用性与执行效率。
4.9 奇校验确定 11010010 对应的海明码？若第 6 位出错，如何纠错？
- 海明码生成：插入校验位使每校验组含奇数个1，结果为
11010110010。 - 第6位出错：校验位异或定位错误位，取反纠错。
步骤说明：
插入校验位：数据
11010010（8位）需插入4个校验位（总长度12位），位置为2⁰=1、2¹=2、2²=4、2³=8。
布局：p1, p2, d1, p4, d2, d3, d4, p8, d5, d6, d7, d8→ 填入数据1 1 0 1 0 0 1 0（按顺序填充非校验位）。计算校验位（奇校验）：
- p1（覆盖1,3,5,7,9,11位）：检查
p1, d1=1, d2=0, d4=0, d5=1, d7=0→ 1的个数需为奇数。
当前1的个数=2 → p1=1。- p2（覆盖2,3,6,7,10,11位）：检查
p2, d1=1, d3=0, d4=0, d6=0, d7=0→ 1的个数=1 → p2=0。- p4（覆盖4,5,6,7,12位）：检查
p4, d2=0, d3=0, d4=0, d8=0→ 1的个数=0 → p4=1。- p8（覆盖8,9,10,11,12位）：检查
p8, d5=1, d6=0, d7=0, d8=0→ 1的个数=1 → p8=0。
最终海明码：1 0 1 1 0 0 0 0 1 0 0 0→ 110110000100（按实际位序调整）。第6位出错纠错：
- 接收端重新计算校验位，发现 p2和p4 校验失败 → p2⊕p4=0⊕1=1 → 错误位置为 2²+2¹=6。
- 将第6位取反（0→1）完成纠错。
5 计算题
5.1 类似根据 CPU 执行轨迹，判断优先级及写出屏蔽字。
C->A->D->B
5.2 判断哪种数字磁记录方式。
5.3 PC=137（十进制），相对寻址的转移指令占 3 个字节，第一个字节为操作码，第二、三字节为相对位移量（补码表示），而且数据在存储器中采用小端方案存放方式。每当 CPU 从存储器取出一个字节时，即自动完成 PC+1 → PC 。若要求转移到 170（十进制），则转移指令的第二、三字节的机器代码是什么？
转移指令的第二字节和第三字节的机器代码为 1E 00（十六进制）。具体步骤如下：
确定下一条指令的地址：
转移指令占3字节，PC初始为137。每取一个字节PC自动加1，因此取出完整指令后，PC更新为137 + 3 = 140。此时，下一条指令的地址为140。计算相对位移量：
目标地址为170，相对位移量为：
$$
170 - 140 = 30 \quad (\text{十进制})
$$
该值为正数，补码表示为 0x001E（16位）。小端存储方式处理：
小端模式将低字节放在低地址，高字节放在高地址。因此：
- 第二字节（低地址）为 0x1E（30的低8位）。
- 第三字节（高地址）为 0x00（30的高8位）。
答案：第二字节为 1E，第三字节为 00。
（机器代码：1E 00）
补码的计算步骤如下（以十进制数 30 为例）：
1. 确定数值的正负性
- 30 是正数，正数的补码等于其原码（即直接转换为二进制）。
2. 将十进制转换为二进制
- 30 的二进制原码为：
$$
30_{10} = 0000\ 0000\ 0001\ 1110_{2} \quad (\text{16位补码表示})
$$- 注意：补码需要固定位数（这里是16位）。因此，不足16位时，左侧补零。
3. 将二进制转换为十六进制
- 将 16 位二进制分为高8位和低8位：
$$
0000\ 0000 \quad (高8位) \quad \rightarrow \quad 0x00
$$
$$
0001\ 1110 \quad (低8位) \quad \rightarrow \quad 0x1E
$$- 合并后得到 0x001E（16进制）。
4. 验证补码的正确性
- 补码的本质是“用加法表示减法”。对正数而言，补码与原码相同。
- 反推：0x001E 的十进制值正是 30，与原值一致，符合正数补码的定义。
关键点总结
- 正数的补码：直接转换为二进制，左侧补零至目标位数（此处为16位）。
- 负数的补码：需取反（反码）后加1，但此问题中无需处理负数。
- 小端存储：低字节（0x1E）在前，高字节（0x00）在后，因此第二字节为
1E，第三字节为00。
答案：30 的 16 位补码是 0x001E。
5.4 生成的多项式 G(X)= X3+ X2+ 1，信息码为 101001，写对应的 CRC 码以及纠错过程。
5.5 (1) 图中标明的 a、b、c、d 各为什么寄存器 (2) 指令从主存取到控制器的数据通路
5.6 判断读写时序是否正确及说明错误的原因。
5.7 按照补码比较法的运算规则计算[X·Y]补，以及结果的真值。可以假设 X 和 Y 的值，例如 8*-7 13*-9 -19*5。
5.8 大小为 64K*8 的 RAM 芯片，试问该芯片共有多少基本单元电路？欲设计一种具有上述同样多存储基元的芯片，要求对芯片字长的选择应满足地址线和数据的总和为最小，确定这种芯片的数据线和地址线
5.9 四路组相联映像的 Cache 组织，要求：(1) 主存地址字段中各段的位数。(2) 设 Cache 的初态为空 ，CPU 依次从主存第０、１、…、99 号单元读出100 个字（主存一次读出一个字），并重复按此次序读 8 次，问命中率是多少？(3) Cache 的速度是主存的 X 倍，问有 Cache 和无 Cache 相比，速度提高多少倍
参考教材 P121 页，第四章例 4.11 的解题过程，非原题！非原题！
5.10 存储器容量为 32 位，字长 64 位，模块数 m=8，分别用顺序方式和交叉方式进行组织。若存储周期 T=200ns，数据总线宽度为 64 位，总线传送周期为 50ns，则顺序存储器和交叉存储器带宽各是多少?
5.11 判断芯片类型、容量、刷新。
5.12 链式查询全过程
